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Detailed Description
Table 1-20:
GTX Transceiver Clock Inputs to the FPGA (Cont’d)
ML628 Board User Guide
FPGA Pin
AF36
AD35
AD36
AB35
AB36
Y35
Y36
V35
V36
T35
T36
AN8
AN7
AH10
AH9
AF10
AF9
AD10
AD9
AB10
AB9
Y10
Y9
V10
V9
T10
T9
Net Name
MGTREFCLK0_103_N
MGTREFCLK1_103_P
MGTREFCLK1_103_N
MGTREFCLK0_104_P
MGTREFCLK0_104_N
MGTREFCLK1_104_P
MGTREFCLK1_104_N
MGTREFCLK0_105_P
MGTREFCLK0_105_N
MGTREFCLK1_105_P
MGTREFCLK1_105_N
MGTREFCLK0_112_P
MGTREFCLK0_112_N
MGTREFCLK1_112_P
MGTREFCLK1_112_N
MGTREFCLK0_113_P
MGTREFCLK0_113_N
MGTREFCLK1_113_P
MGTREFCLK1_113_N
MGTREFCLK0_114_P
MGTREFCLK0_114_N
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MGTREFCLK1_114_N
MGTREFCLK0_115_P
MGTREFCLK0_115_N
MGTREFCLK1_115_P
MGTREFCLK1_115_N
www.xilinx.com
Quad
103
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104
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114
114
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115
115
115
115
Connector
J43
J43
J43
J44
J44
J44
J44
J45
J45
J45
J45
J46
J46
J46
J46
J47
J47
J47
J47
J48
J48
J48
J48
J49
J49
J49
J49
37
UG771 (v1.1) February 19, 2014
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